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CP、FT、WAT %,$xmoj9O]  
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CP是把壞的Die挑出來，可以減少封裝和測(cè)試的成本�？梢愿�直接的知道Wafer 的良率。FT是把壞的chip挑出來；檢驗(yàn)封裝的良率。 z,ryY'ua/I  
現(xiàn)在對(duì)于一般的wafer工藝，很多公司多把CP給省了；減少成本。 I>rTqOK  
CP對(duì)整片Wafer的每個(gè)Die來測(cè)試 aid1eF  
而FT則對(duì)封裝好的Chip來測(cè)試。 U=%(kOx  
CP  Pass 才會(huì)去封裝。然后FT，確保封裝后也Pass。 :tbI=NDb  
WAT是Wafer Acceptance Test，對(duì)專門的測(cè)試圖形（test key）的測(cè)試，通過電參數(shù)來監(jiān)控各步工藝是否正常和穩(wěn)定； ,e|"p[z~T  
CP是wafer level的chip probing，是整個(gè)wafer工藝，包括backgrinding和backmetal（if need），對(duì)一些基本器件參數(shù)的測(cè)試，如vt（閾值電壓），Rdson（導(dǎo)通電阻），BVdss（源漏擊穿電壓），Igss（柵源漏電流），Idss（漏源漏電流）等，一般測(cè)試機(jī)臺(tái)的電壓和功率不會(huì)很高； }e|cszNRd  
FT是packaged chip level的Final Test，主要是對(duì)于這個(gè)（CP passed）IC或Device芯片應(yīng)用方面的測(cè)試，有些甚至是待機(jī)測(cè)試； 6RI
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Pass FP還不夠，還需要做process qual 和product qual N, u]2,E  
CP 測(cè)試對(duì)Memory來說還有一個(gè)非常重要的作用，那就是通過MRA計(jì)算出chip level 的Repair address，通過Laser Repair將CP測(cè)試中的Repairable die 修補(bǔ)回來，這樣保證了yield和reliability兩方面的提升。 ElTB{C>u  
CP是對(duì)wafer進(jìn)行測(cè)試，檢查fab廠制造的工藝水平 %qsl<
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FT是對(duì)package進(jìn)行測(cè)試，檢查封裝廠制造的工藝水平 PcbhylKd  
對(duì)于測(cè)試項(xiàng)來說，有些測(cè)試項(xiàng)在CP時(shí)會(huì)進(jìn)行測(cè)試，在FT時(shí)就不用再次進(jìn)行測(cè)試了，節(jié)省了FT測(cè)試時(shí)間；但是有些測(cè)試項(xiàng)必須在FT時(shí)才進(jìn)行測(cè)試（不同的設(shè)計(jì)公司會(huì)有不同的要求） ;HYEJ3  
一般來說，CP測(cè)試的項(xiàng)目比較多，比較全；FT測(cè)的項(xiàng)目比較少，但都是關(guān)鍵項(xiàng)目，條件嚴(yán)格。但也有很多公司只做FT不做CP（如果FT和封裝yield高的話，CP就失去意義了）。 [$K8y&\L  
在測(cè)試方面，CP比較難的是探針卡的制作，并行測(cè)試的干擾問題。FT相對(duì)來說簡單一點(diǎn)。還有一點(diǎn)，memory測(cè)試的CP會(huì)更難，因?yàn)橐��?/font>redundancy analysis，寫程序很麻煩。 R68:=E4  
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CP在整個(gè)制程中算是半成品測(cè)試，目的有2個(gè)，1個(gè)是監(jiān)控前道工藝良率，另一個(gè)是降低后道成本（避免封裝過多的壞芯片），其能夠測(cè)試的項(xiàng)比FT要少些。最簡單的一個(gè)例子，碰到大電流測(cè)試項(xiàng)CP肯定是不測(cè)的（探針容許的電流有限），這項(xiàng)只能在封裝后的FT測(cè)。不過許多項(xiàng)CP測(cè)試后FT的時(shí)候就可以免掉不測(cè)了（可以提高效率），所以有時(shí)會(huì)覺得FT的測(cè)試項(xiàng)比CP少很多。 Zs|Ga,T  
應(yīng)該說WAT的測(cè)試項(xiàng)和CP/FT是不同的。CP不是制造（FAB）測(cè)的！ W4.w  
而CP的項(xiàng)目是從屬于FT的（也就是說CP測(cè)的只會(huì)比FT少），項(xiàng)目完全一樣的；不同的是卡的SPEC而已；因?yàn)榉庋b都會(huì)導(dǎo)致參數(shù)漂移，所以CP測(cè)試SPEC收的要比FT更緊以確保最終成品FT良率。還有相當(dāng)多的DH把wafer做成幾個(gè)系列通用的die，在CP是通過trimming來定向確定做成其系列中的某一款，這是解決相似電路節(jié)省光刻版的較佳方案；所以除非你公司的wafer封裝成device是唯（）一的，且WAT良率在99%左右，才會(huì)盲封的。 4cy,'B  
據(jù)我所知盲封的DH很少很少，風(fēng)險(xiǎn)實(shí)在太大，不容易受控。 %yc-D]P/  
WAT：wafer level 的管芯或結(jié)構(gòu)測(cè)試 )Vy0V=  
CP：wafer level 的電路測(cè)試含功能 QiA}0q3]0  
FT：device level 的電路測(cè)試含功能 AJ}m2EH  
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CP=chip probing IlO,Ql  
FT=Final Test 22ySMtxn  
CP 一般是在測(cè)試晶圓，封裝之前看，封裝后都要FT的。不過bump wafer是在裝上錫球，probing后就沒有FT QSzht$8  
FT是在封裝之后，也叫“終測(cè)”。意思是說測(cè)試完這道就直接賣去做application。 !\VEUF,K?  
CP用prober，probe card。FT是handler，socket '+l"zK]L-  
CP比較常見的是room temperature=25度，FT可能一般就是75或90度 e[Vk+Te7  
CP沒有QA buy-off（質(zhì)量認(rèn)證、驗(yàn)收），FT有 z80(+`   
CP兩方面 C}uzzG6s  
1. 監(jiān)控工藝，所以呢，覺得probe實(shí)際屬于FAB范疇 zC:Pg4=w]  
2. 控制成本。Financial fate。我們知道FT封裝和測(cè)試成本是芯片成本中比較大的一部分，所以把次品在probe中reject掉或者修復(fù)，最有利于控制成本 X'\h^\yOo  
FT: sk07|9nU  
終測(cè)通常是測(cè)試項(xiàng)最多的測(cè)試了，有些客戶還要求3溫測(cè)試，成本也最大。 &=S:I!9;;  
至于測(cè)試項(xiàng)呢， G2y1S/  
1. 如果測(cè)試時(shí)間很長，CP和FT又都可以測(cè)，像trim項(xiàng)，加在probe能顯著降低時(shí)間成本，當(dāng)然也要看客戶要求。 +qpG$#J0  
2. 關(guān)于大電流測(cè)試呢，FT多些，但是我在probe也測(cè)過十幾安培的功率mosfet，一個(gè)PAD上十多個(gè)needle。 :B=Gb8?  
3. 有些PAD會(huì)封裝到device內(nèi)部，在FT是看不到的，所以有些測(cè)試項(xiàng)只能在CP直接測(cè)，像功率管的GATE端漏電流測(cè)試Igss I.Catm2  
CP測(cè)試主要是挑壞die，修補(bǔ)die，然后保證die在基本的spec內(nèi)，function well。 @J>JZ7m]\  
FT測(cè)試主要是package完成后，保證die在嚴(yán)格的spec內(nèi)能夠function。 }^Sk.:;n3  
CP的難點(diǎn)在于，如何在最短的時(shí)間內(nèi)挑出壞die，修補(bǔ)die。 ]8"U)fzmc.  
FT的難點(diǎn)在于，如何在最短的時(shí)間內(nèi)，保證出廠的Unit能夠完成全部的Function。