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2020-02-21 15:29 |
芯片測(cè)試新方法
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芯片測(cè)試新方法 _>4Qh#6K
技術(shù)實(shí)現(xiàn)要素： }4XXNY H
本發(fā)明的主要目的在于提供一種芯片測(cè)試方法及芯片測(cè)試模塊，旨在縮短測(cè)試時(shí)間并降低測(cè)試成本。 Dh.pH1ZY3n
為實(shí)現(xiàn)上述目的，本發(fā)明提供一種芯片測(cè)試方法，包括以下步驟： WeE1 \
對(duì)連接于所述芯片的測(cè)試模塊進(jìn)行測(cè)試； S?e*<s9k
預(yù)設(shè)sign-off的值，并根據(jù)所述sign-off的值設(shè)置測(cè)試模塊的延時(shí)； Q5>]f/LD
根據(jù)所述芯片預(yù)設(shè)的目標(biāo)頻率設(shè)置所述測(cè)試模塊的時(shí)鐘頻率； &hS F
判斷所述芯片的測(cè)試模塊在預(yù)設(shè)的時(shí)鐘頻率下是否正常工作：若所述測(cè)試模塊在預(yù)設(shè)時(shí)鐘頻率下能正常工作，則繼續(xù)對(duì)該芯片做完整的測(cè)試工作；若所述測(cè)試模塊在預(yù)設(shè)的時(shí)鐘頻率下不能正常工作，結(jié)束測(cè)試。 Kl]LnN%A{
優(yōu)選地，所述測(cè)試模塊的延時(shí)的值與所述預(yù)設(shè)的sign-off的值互為倒數(shù)。 m 7/b.B}
優(yōu)選地，所述測(cè)試模塊的時(shí)鐘頻率與所述芯片的目標(biāo)頻率相等。 qY$]^gS
優(yōu)選地，所述測(cè)試模塊為連接于所述芯片電路的二分頻電路。 d6+{^v$#
優(yōu)選地，所述方法還包括以下步驟： YT\.${N
所述芯片預(yù)設(shè)的目標(biāo)頻率設(shè)有多個(gè)，將所述測(cè)試模塊根據(jù)目標(biāo)頻率由大到小依次進(jìn)行測(cè)試； CN !~(1 v
所述測(cè)試模塊的時(shí)鐘頻率根據(jù)最大目標(biāo)頻率到最小目標(biāo)頻率依次進(jìn)行設(shè)置； HrH!
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若測(cè)試模塊在當(dāng)前時(shí)鐘頻率下正常工作，則對(duì)該芯片進(jìn)行完整測(cè)試；若所述測(cè)試在當(dāng)前時(shí)鐘頻率下無法正常工作，則根據(jù)所述目標(biāo)頻率依次減小所述時(shí)鐘頻率，并再次判斷所述測(cè)試模塊是否能正常工作； n2;Vrs,<1&
若所述測(cè)試模塊在最小時(shí)鐘頻率下不能正常工作，則結(jié)束測(cè)試。 'q, L*
本發(fā)明還提供一種芯片測(cè)試模塊，包括連接于所述芯片的測(cè)試模塊，所述測(cè)試模塊包括連接于芯片電路的二分頻電路，所述二分頻電路包括連接于計(jì)數(shù)器的計(jì)時(shí)器和延時(shí)單元；所述計(jì)時(shí)器發(fā)送時(shí)鐘頻率至所述計(jì)數(shù)器，所述計(jì)數(shù)器進(jìn)行計(jì)數(shù)、并經(jīng)延時(shí)單元延時(shí)后輸出計(jì)數(shù)信號(hào)； -cs$E2
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所述測(cè)試模塊還包括比較單元，所述比較單元比較預(yù)設(shè)輸出頻率與輸出的計(jì)數(shù)信號(hào)的大小，并輸出比較結(jié)果。 \oy8)o/Gb
優(yōu)選地，所述延時(shí)單元的延時(shí)與預(yù)設(shè)的sign-off的值互為倒數(shù)。 %hV ]vm
優(yōu)選地，所述測(cè)試模塊的時(shí)鐘頻率與所述芯片的目標(biāo)頻率相等。 xay~fD
本發(fā)明技術(shù)方案通過在設(shè)計(jì)芯片電路時(shí)，增加一個(gè)供量產(chǎn)測(cè)試時(shí)使用的測(cè)試模塊，在芯片進(jìn)行量產(chǎn)測(cè)試時(shí)，先針對(duì)該測(cè)試模塊進(jìn)行測(cè)試，若測(cè)試模塊的在預(yù)設(shè)的目標(biāo)頻率下能正常工作，則判斷該芯片滿足目標(biāo)頻率要求，則可繼續(xù)對(duì)該芯片做完整測(cè)試；若測(cè)試模塊在預(yù)設(shè)的目標(biāo)頻率下不能正常工作，則判斷該芯片為不良芯片，不再做完整測(cè)試，減少了測(cè)試時(shí)間，也降低了測(cè)試成本。 U2kl-E:
附圖說明 |7@@~|A
圖1為本發(fā)明芯片測(cè)試方法流程示意圖； f}uW(:f
圖2為本發(fā)明芯片測(cè)試模塊的結(jié)構(gòu)原理示意圖。 r9!,cs
本發(fā)明目的的實(shí)現(xiàn)、功能特點(diǎn)及優(yōu)點(diǎn)將結(jié)合實(shí)施例，參照附圖做進(jìn)一步說明。 `| f1^C^
具體實(shí)施方式 QrRnXlE M8
應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。 =}m'qy
下面結(jié)合附圖對(duì)本發(fā)明進(jìn)一步說明。 uL9O_a;!
如圖1所示，本發(fā)明提供一種芯片測(cè)試方法，包括以下步驟： Y rmd
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對(duì)連接于所述芯片的測(cè)試模塊進(jìn)行測(cè)試； . E? a
預(yù)設(shè)sign-off的值，并根據(jù)所述sign-off的值設(shè)置測(cè)試模塊的延時(shí)，根據(jù)所述芯片預(yù)設(shè)的目標(biāo)頻率設(shè)置所述測(cè)試模塊的時(shí)鐘頻率； .B rYz:#A
判斷所述芯片的測(cè)試模塊在預(yù)設(shè)的時(shí)鐘頻率下是否正常工作：若所述測(cè)試模塊在預(yù)設(shè)時(shí)鐘頻率下能正常工作，則繼續(xù)對(duì)該芯片做完整的測(cè)試工作；若所述測(cè)試模塊在預(yù)設(shè)的時(shí)鐘頻率下不能正常工作，結(jié)束測(cè)試。 35Cm>X
具體地，sign-off的值在測(cè)試時(shí)根據(jù)設(shè)計(jì)目標(biāo)預(yù)先設(shè)定。 /\d@A
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