隨著電子產(chǎn)品結(jié)構(gòu)尺寸越來越小，目前出現(xiàn)了兩個(gè)特別引人注目的問題︰一是可接觸的電路節(jié)點(diǎn)越來越少；二是像在線測(cè)試（ In-Circuit-Test ）這些方法的應(yīng)用受到限制。為了解決這些問題，可以在電路布局上采取相應(yīng)的措施，采用新的測(cè)試方法和采用創(chuàng)新性適配器解決方案。 !w=,p.?V=  
　　通過遵守一定的規(guī)程（ DFT-Design for Testability ，可測(cè)試的設(shè)計(jì)），可以大大減少生產(chǎn)測(cè)試的準(zhǔn)備和實(shí)施費(fèi)用。這些規(guī)程已經(jīng)過多年發(fā)展，當(dāng)然，若采用新的生產(chǎn)技術(shù)和組件技術(shù)，它們也要相應(yīng)的擴(kuò)展和適應(yīng)。本文主要介紹電路可測(cè)試性的相關(guān)知識(shí)，以及如何提高電路可測(cè)試性。 T&4fBMBp,%  
　　1、什么是可測(cè)試性 I7b