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圖形芯片設(shè)計(jì)全過(guò)程 確定研發(fā)方案和硬件語(yǔ)言描述 與任何一個(gè)靠生產(chǎn)產(chǎn)品謀求發(fā)展的企業(yè)一樣，設(shè)計(jì)推出一款新的GPU 的第一步理所當(dāng)然的是市場(chǎng)的調(diào)研和產(chǎn)品的開(kāi)發(fā)規(guī)劃。在這段時(shí)間內(nèi)，未來(lái)產(chǎn)品的相關(guān)定位，主要占領(lǐng)的市場(chǎng)范圍等話(huà)題都被提到桌面上討論，這些問(wèn)題討論的結(jié)果最終將決定產(chǎn)品最終的研發(fā)方案的大體內(nèi)容：研發(fā)成本，研發(fā)周期以及開(kāi)發(fā)過(guò)程中需要的資源等等。 接下來(lái)就要在研發(fā)方案確定的大方向的技術(shù)上研究從生產(chǎn)工藝，芯片代工等具體的細(xì)節(jié)問(wèn)題進(jìn)行商議。在成本的限制范圍內(nèi)決定諸如集成晶體管數(shù)量等物理參數(shù)；緊接著就要在符合生產(chǎn)工藝的芯片代工廠(chǎng)中做出選擇了，決定這個(gè)的因素很多，當(dāng)然第一點(diǎn)是能提供生產(chǎn)芯片要求的工藝水平，比如0.15微米，0.13微米，甚至90納米，其次是代工廠(chǎng)的產(chǎn)品質(zhì)量和價(jià)格因素。當(dāng)然很多時(shí)候芯片在設(shè)計(jì)的時(shí)候就計(jì)劃使用比較超前的工藝，保證選擇的代工廠(chǎng)（即芯片生產(chǎn)的公司比如TSMC ）在芯片設(shè)計(jì)完成開(kāi)始投片的時(shí)候完成相關(guān)工藝改造是十分重要的，如果你在這一點(diǎn)上面做出錯(cuò)誤的判斷，那對(duì)公司造成的損失是巨大的，因?yàn)閳D形芯片行業(yè)是一個(gè)最求速度的產(chǎn)業(yè)，Nv30被芯片代工廠(chǎng)拖累，眼看著ATI在高端大量出貨也是沒(méi)轍。因?yàn)樵谏a(chǎn)工藝已經(jīng)決定的情況下，如果要在回過(guò)頭來(lái)修訂成別的工藝指標(biāo)，那進(jìn)行的工作又會(huì)持續(xù)幾個(gè)月，其中的工作量不比重新一塊芯片要少多少！ 當(dāng)這一切前期環(huán)節(jié)確定以后，就開(kāi)始我們這篇文章最主要的部分了，顯示芯片構(gòu)架的設(shè)計(jì)。一個(gè)設(shè)計(jì)團(tuán)隊(duì)被組織起來(lái)定義GPU 支持的技術(shù)特征并且制定整個(gè)設(shè)計(jì)工作的日程表（比如團(tuán)隊(duì)1在三周內(nèi)完成反鋸齒單元的設(shè)計(jì))。在我們深入介紹芯片的設(shè)計(jì)過(guò)程之前，我們先來(lái)了解一下現(xiàn)在芯片制造公司一般的設(shè)計(jì)流程。 現(xiàn)在，芯片構(gòu)架的設(shè)計(jì)一般是通過(guò)專(zhuān)門(mén)的硬件設(shè)計(jì)語(yǔ)言Hardware Description Languages (HDL)來(lái)完成，所謂硬件設(shè)計(jì)語(yǔ)言（ HDL）顧名思義，是一種用來(lái)描述硬件工作過(guò)程的語(yǔ)言�，F(xiàn)在被使用的比較多的有 Verilog 、 VHDL。 這些語(yǔ)言寫(xiě)成的代碼能夠用專(zhuān)門(mén)的合成器生成邏輯門(mén)電路的連線(xiàn)表和布局圖，這些都是將來(lái)發(fā)給芯片代工廠(chǎng)的主要生產(chǎn)依據(jù)。對(duì)于硬件設(shè)計(jì)語(yǔ)言（ HDL）一般的人都基本上不會(huì)接觸到，我們?cè)谶@里只給大家簡(jiǎn)略的介紹一下：在程序代碼的形式上HDL和C也沒(méi)有太大的不同，但他們的實(shí)際功能是完全的不同。比如下面這個(gè)Verilog語(yǔ)言中非常基本的一條語(yǔ)句： always@(posedge clock) Q <= D; 這相當(dāng)于C語(yǔ)言里面的一條條件判斷語(yǔ)句，意思就是在時(shí)鐘有上升沿信號(hào)的時(shí)候，輸出信號(hào) 'D' 被儲(chǔ)存在'Q'。就是通過(guò)諸如此類(lèi)的語(yǔ)句描述了觸發(fā)器電路組成的緩存和顯存之間數(shù)據(jù)交換的基本方式。合成器就是依靠這些代碼描述出來(lái)的門(mén)電路的工作方式關(guān)系生成電路的。在芯片的設(shè)計(jì)階段基本上都是通過(guò)工程師們通過(guò)Verilog語(yǔ)言編制HDL代碼來(lái)設(shè)計(jì)芯片中的所有工作單元，也決定該芯片所能支持的所有技術(shù)特征。這個(gè)階段一般要持續(xù)3到4個(gè)月（這取決于芯片工程的規(guī)模），是整個(gè)設(shè)計(jì)過(guò)程的基礎(chǔ)。 在上述的工作完成后，就進(jìn)入了產(chǎn)品設(shè)計(jì)的驗(yàn)證階段，一般也有一兩個(gè)月的時(shí)間。這個(gè)階段的任務(wù)就是保證在芯片最后交付代工廠(chǎng)的設(shè)計(jì)方案沒(méi)有缺陷的，就是我們平時(shí)所說(shuō)的產(chǎn)品的“bug”。這一個(gè)階段對(duì)于任何芯片設(shè)計(jì)公司來(lái)說(shuō)都是舉足輕重的一步，因?yàn)槿绻酒O(shè)計(jì)在投片生產(chǎn)出來(lái)以后驗(yàn)證出并不能像設(shè)計(jì)的那樣正常工作，那就不僅意味著繼續(xù)投入更多的金錢(qián)修改設(shè)計(jì)，重新投片，還會(huì)在圖形芯片產(chǎn)業(yè)最為重視的產(chǎn)品推出速度方面失去先機(jī)。整個(gè)驗(yàn)證工作分為好幾個(gè)過(guò)程，基本功能測(cè)試驗(yàn)證芯片內(nèi)的所有的門(mén)電路能正常工作，工作量模擬測(cè)試用來(lái)證實(shí)門(mén)電路組合能達(dá)到的性能。當(dāng)然，這時(shí)候還沒(méi)有真正物理意義上真正的芯片存在，這些所有的測(cè)試依舊是通過(guò)HDL 編成的程序模擬出來(lái)的。 接下來(lái)的驗(yàn)證工作開(kāi)始進(jìn)行分支的并行運(yùn)作，一個(gè)團(tuán)隊(duì)負(fù)責(zé)芯片電路的靜態(tài)時(shí)序分析，保證成品芯片能夠達(dá)到設(shè)計(jì)的主頻；另外一個(gè)主要由模擬電路工程師組成的團(tuán)隊(duì)進(jìn)行關(guān)于儲(chǔ)存電路，供電電路的分析修改。和數(shù)字電路的修正工作相比，模擬工程師們的工作要辛苦的多，他們要進(jìn)行大量的復(fù)數(shù)，微分方程計(jì)算和信號(hào)分析，即便是借助計(jì)算機(jī)和專(zhuān)門(mén)的軟件也是一件很頭疼的事情。同樣，這時(shí)候的多有測(cè)試和驗(yàn)證工作都是在模擬的狀態(tài)下進(jìn)行的，最終，當(dāng)上述所有的工作完成后，一份由合成器生成的用來(lái)投片生產(chǎn)門(mén)電路級(jí)別的連線(xiàn)表和電路圖就完成了。但是，圖形芯片設(shè)計(jì)者不會(huì)立即把這個(gè)方案交付廠(chǎng)家，因?yàn)樗�要接受最后一個(gè)考驗(yàn)，那就是我們通常所說(shuō)的FPGA (Field Programmable Gate Array)現(xiàn)場(chǎng)可編程門(mén)陣列模擬芯片的最終功能正確性。 對(duì)于NV30那樣集成一億多個(gè)晶體管超級(jí)復(fù)雜芯片，在整個(gè)使用硬件設(shè)計(jì)語(yǔ)言（ HDL）設(shè)計(jì)和模擬測(cè)試的過(guò)程中，要反復(fù)運(yùn)行描述整個(gè)芯片的數(shù)十億條的指令和進(jìn)行真正“海量”的數(shù)據(jù)儲(chǔ)存，因此對(duì)執(zhí)行相關(guān)任務(wù)的的硬件有著近乎變態(tài)的考驗(yàn)。下面是NVIDIA實(shí)驗(yàn)室的配備。 此主題相關(guān)圖片如下： 此主題相關(guān)圖片如下： 11臺(tái)Sun微系統(tǒng)公司提供的SunFire 6800架式服務(wù)器，身高6英尺，每一臺(tái)都配備有 196GB的內(nèi)存，單價(jià)都在百萬(wàn)美元左右。 |
