介紹了navida公司設(shè)計(jì)圖象處理芯片（GPU）的全過程，本站對(duì)文章中一些專業(yè)內(nèi)容進(jìn)行了修改和補(bǔ)充，讓大家可以對(duì)大規(guī)模芯片設(shè)計(jì)的過程，以及FPGA在IC設(shè)計(jì)中的作用，有一個(gè)形象的了解。 gjD|f2*x  
前言 LTBH/[q5  
人類對(duì)視覺信號(hào)天生的敏感決定了對(duì)圖形處理硬件性能的渴求成了現(xiàn)階段硬件產(chǎn)業(yè)最炙手可熱的話題。 與滿足聽覺的音頻設(shè)備相比，現(xiàn)在的圖形處理技術(shù)水平給圖形處理還留有很大的發(fā)展空間， 這就決定了這個(gè)產(chǎn)業(yè)的競爭充滿了變數(shù)，在技術(shù)開發(fā)和市場推廣策略上稍有不慎就會(huì)別別人趕超。 為了應(yīng)付激烈的行業(yè)競爭， 設(shè)計(jì)出更高性能的圖形處理芯片已經(jīng)成為各個(gè)廠商保持自身競爭力水平最重要的手段。 今天我就來大家做一次特殊的旅行，了解圖形芯片設(shè)計(jì)研發(fā)的全過程，事實(shí)上現(xiàn)在絕大多數(shù)的芯片設(shè)計(jì)廠商都是依照這個(gè)程序來進(jìn)行新品研發(fā)的。 ;\pINtl9<  
確定研發(fā)方案和硬件語言描述 ?$)a[UnqX  
與任何一個(gè)靠生產(chǎn)產(chǎn)品謀求發(fā)展的企業(yè)一樣，設(shè)計(jì)推出一款新的 GPU 的第一步理所當(dāng)然的是市場的調(diào)研和產(chǎn)品的開發(fā)規(guī)劃。在這段時(shí)間內(nèi)，未來產(chǎn)品的相關(guān)定位，主要占領(lǐng)的市場范圍等話題都被提到桌面上討論，這些問題討論的結(jié)果 最終將決定產(chǎn)品最終的研發(fā)方案的大體內(nèi)容：研發(fā)成本，研發(fā)周期以及開發(fā)過程中需要的資源等等。 3R$R?^G  
接下來就要在研發(fā)方案確定的大方向的技術(shù)上研究從生產(chǎn)工藝，芯片代工等具體的細(xì)節(jié)問題進(jìn)行商議。在成本的限制范圍內(nèi)決定諸如集成晶體管數(shù)量等物理參數(shù)；緊 接著就要在符合生產(chǎn)工藝的芯片代工廠中做出選擇了，決定這個(gè)的因素很多，當(dāng)然第一點(diǎn)是能提供生產(chǎn)芯片要求的工藝水平，比如0.15微米，0.13微米，甚 至90納米，其次是代工廠的產(chǎn)品質(zhì)量和價(jià)格因素。當(dāng)然很多時(shí)候芯片在設(shè)計(jì)的時(shí)候就計(jì)劃使用比較超前的工藝，保證選擇的代工廠（即芯片生產(chǎn)的公司比如 TSMC ）在芯片設(shè)計(jì)完成開始投片的時(shí)候完成相關(guān)工藝改造是十分重要的，如果你在這一點(diǎn)上面做出錯(cuò)誤的判斷，那對(duì)公司造成的損失是巨大的，因?yàn)閳D形芯片行業(yè)是一個(gè) 最求速度的產(chǎn)業(yè)，在生產(chǎn)工藝已經(jīng)決定的情況下，如果要在回過頭來修訂工藝指標(biāo)，那進(jìn)行的工作又會(huì)持續(xù)幾個(gè)月，其中的工作量不比重新一塊芯片要少多少！ Xqe Qj}2kA  
當(dāng)這一切前期環(huán)節(jié)確定以后，就開始我們這篇文章最主要的部分了，顯示芯片構(gòu)架的設(shè)計(jì)。一個(gè)設(shè)計(jì)團(tuán)隊(duì)被組織起來定義GPU 支持的技術(shù)特征并且制定整個(gè)設(shè)計(jì)工作的日程表（比如團(tuán)隊(duì)1在三周內(nèi)完成反鋸齒單元的設(shè)計(jì))。 S7j(4@  
在我們深入介紹芯片的設(shè)計(jì)過程之前，我們先來了解一下現(xiàn)在芯片制造公司一般的設(shè)計(jì)流程。 現(xiàn)在，芯片構(gòu)架的設(shè)計(jì)一般是通過專門的硬件設(shè)計(jì)語言Hardware Description Languages (HDL)來完成，所謂硬件設(shè)計(jì)語言（ HDL）顧名思義，是一種用來描述硬件工作過程的語言�，F(xiàn)在被使用的比較多的有 Verilog 、 VHDL。 這些語言寫成的代碼能夠用專門的合成器生成邏輯門電路的連線表和布局圖，這些都是將來發(fā)給芯片代工廠的主要生產(chǎn)依據(jù)。對(duì)于硬件設(shè)計(jì)語言（ HDL）一般的人都基本上不會(huì)接觸到，我們在這里只給大家簡略的介紹一下：在程序代碼的形式上HDL和C也沒有太大的不同，但他們的實(shí)際功能是完全的不 同。比如下面這個(gè)Verilog語言中非�；�本的一條語句： dR i6
 
always@(posedge clock) Q <= D; Uth+4A
q  
這相當(dāng)于C里面的一條條件判斷語句，意思就是在時(shí)鐘有上升沿信號(hào)的時(shí)候，輸出信號(hào) 'D' 被儲(chǔ)存在'Q'。 就是通過諸如此類的語句描述了觸發(fā)器電路組成的緩存和顯存之間數(shù)據(jù)交換的基本方式。綜合軟件就是依靠這些代碼描述出來的門電路的工作方式關(guān)系生成電路的。 在芯片的設(shè)計(jì)階段基本上都是通過工程師們通過Verilog語言編制HDL代碼來設(shè)計(jì)芯片中的所有工作單元，也決定該芯片所能支持的所有技術(shù)特征。這個(gè)階 段一般要持續(xù)3到4個(gè)月（這取決于芯片工程的規(guī)模），是整個(gè)設(shè)計(jì)過程的基礎(chǔ)。 e`a4G
r  
在上述的工作完成后，就進(jìn)入了產(chǎn)品設(shè)計(jì)的驗(yàn)證階段，一般也有一兩個(gè)月的時(shí)間。這個(gè)階段的任務(wù)就是保證在芯片最后 交付代工廠的設(shè)計(jì)方案沒有缺陷的，就是我們平時(shí)所說的產(chǎn)品的“bug”。這一個(gè)階段對(duì)于任何芯片設(shè)計(jì)公司來說都是舉足輕重的一步，因?yàn)槿绻�芯片設(shè)計(jì)在投片 生產(chǎn)出來以后驗(yàn)證出并不能像設(shè)計(jì)的那樣正常工作，那就不僅意味著繼續(xù)投入更多的金錢修改設(shè)計(jì)，重新投片，還會(huì)在圖形芯片產(chǎn)業(yè)最為重視的產(chǎn)品推出速度方面失 去先機(jī)。整個(gè)驗(yàn)證工作分為好幾個(gè)過程，基本功能測試驗(yàn)證芯片內(nèi)的所有的門電路能正常工作，工作量模擬測試用來證實(shí)門電路組合能達(dá)到的性能。當(dāng)然，這時(shí)候還 沒有真正物理意義上真正的芯片存在，這些所有的測試依舊是通過HDL 編成的程序模擬出來的。